`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] shift; always @(posedge clk or negedge rst_n) begin if(!rst_n) shift <= 9'b0; else shift <= {shift,a}; end always @(posedge clk or negedge rst_n) begin if(!rs...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] curr_state; reg [1:0] next_state; always@(posedge clk or negedge rst_n) begin if(!rst_n) curr_state <= 2'b00; else ...