`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [3:0] aloc, bloc, cloc, dloc; reg validout_reg; reg [4:0] out_reg ; always @(posedge clk or negedge rst) b...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] ind; //状态编号； reg [7:0] d_tmp; //设置寄存器缓存d数据； always @(posedge clk or negedge rst) begin if(~rst) begin input_grant <= 1'b0; o...