`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0]data_lock; always@(posedge clk or negedge rst) begin if(!rst) data_lock<=0; else if(!sel) data_lock&lt...