`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] curr_st; reg [2:0] next_st; parameter S0=3'd0; parameter S1=3'd1; parameter S2=3'd2; parameter S3=3'd3; parameter S4=3'd4; parameter S5=3...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , //我现在没啥事，告诉上游我准备好了，你可以发数据了 output ready_a , //给下游说我发数据了 output reg valid_b , output reg [9:0] data_out ); reg [1:0] data_cnt; //如果...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , //我现在没啥事，告诉上游我准备好了，你可以发数据了 output ready_a , //给下游说我发数据了 output reg valid_b , output reg [9:0] data_out ); reg [1:0] data_cnt; //如果...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg [1:0]a_buf=0; always@(posedge clk or negedge rst_n)begin if(~rst_n) a_buf <= 0; else a_buf <= {a_buf[0],a}; end always@(*)begin if(a_buf==2'b01)begin rise=1; dow...