某机字长8 位，CPU地址总线16位，数据总线8位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：
（1） 若该机主存采用16K×1位的DRAM芯片（内部为128×128阵列）构成最大主存空间，则共需个芯片。若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为 ms。
（2） 若为该机配备1K×8位的Cache，每字块4字节，采用4路组相联映象，则主存地址中字段块内地址 位，字段Cache组地址位，字段高位标记位。若主存地址为1234H，则该地址映象到的Cache的第组。
（3）
若CPU执行一段时间时，Cache完成存取的次数为2400次，主存完成的存取次数为100次，已知cache的存储周期为20ns，主存的存储周期为100ns。则Cache/主存系统的平均访问时间为ns，Cache/主存系统的效率为。
（4）
若用若干个8K×4位的SRAM芯片形成24K×8位的RAM存储区域，起始地址为2000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端；试写出RAM的地址范围，并画出SRAM与CPU的连接图（请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接）。
