请编写一个模块，实现简易秒表的功能：具有两个输出，当输出端口second从1-60循环计数，每当second计数到60，输出端口minute加一，一直到minute=60，暂停计数。
模块的接口信号图如下：
模块的时序图如下：
请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能
[编程题]简易秒表
精华题解
题解主体
首先确定second的取值逻辑：当minute=60时停止计数，即保持second为0；当second=60时，下一个周期second置为1。其余情况second 等于前一时刻的值加一。
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module count_module( //秒表计数器
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
reg flag1 = 0;
always@(posedge clk or negedge
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一个比较简单的秒表计数器。
`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
// 秒
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
always@(posedge clk o
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
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需要一个标志位，控制分钟60之后，秒表不增加
`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
always@(posedge clk or
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
always @(posedge clk
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
output reg [5:0]second,
output reg [5:0]minute
);
reg stop_flag;
alw
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