`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] d0,d1,d2; min_num u0 ( .clk (clk) , .rst_n (rst_n), .a(a), .b(b), .c(d0) ); min_num u1 ( .clk (clk) , .rst_n (rst_n), .a(b), .b(c), .c(d1) ); min_num u2 ( ....

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n) c <= 9'd0; else c <= (a>b)? (a-b):(b-a); endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n) c <= 9'd0; else c <= (select==2'd0)? a:(select==2'd1)? b:(select==2'd2)? (a+b):(s...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [3:0] d0,d1,d2,d3; always@(posedge clk or negedge rst) if(!rst) begin d0 <= 4'd0; d1 <= 4...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0] d_reg; //存储输入的d值 always@(posedge clk or negedge rst) if(!rst) cnt <= 2'd0; else c...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = sel? (^bus):~(^bus); //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg data_reg; always@(posedge clk or negedge rst) if(!rst) begin data_reg <= 1'b0; q <= 1'b0; end else begin ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y = ~EI? 3'd0:I[7]? 3'd7:I[6]? 3'd6:I[5]? 3'd5:I[4]? 3'd4: I[3]? 3'd...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) if(!I_n[8]) Y_n <= 4'b0110; else if(!I_n[7]) Y_n <= 4'b0111; else if(!I_n[6]) Y_n <= 4'b1000; else if(!I_n[5]) ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] G; wire [3:0] P; wire [4:1] Ci; assign G = A_in & B_in; assign P = A_in ^ B_in; assign Ci[1] = G[0] |...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = (sel==2'b11)? d0:(sel==2'b10)? d1:(sel==2'b01)? d2:d3; //*************code***********// endmodule

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A[3]&!B[3]) | (~(A[3]^B[3]) && (A[2]&!B[2])) | (~(A[3]^B[3]|A[...