思路 这道题的思路很简单。就是一个简单的16进制计数器，如果计数到0则zero拉高。同时还带个置位功能，当set拉高时，计数器的输出值就是set_num的值。 但是仔细观察这道题的波形图，就会发现两个需要注意的地方：num从0开始计数。这里的意思是，当rst_n为高电平的第一个clk上升沿，num是0而不是1。 always @(posedge clk or negedge rst_n) begin if (!rst_n)number<=0; else begin number<=number+1; end end 如果我们像上面一样写代码...

思路这个题我是看别人的题解。因为看题目我是一脸懵。根本不知道在干什么......其实题目表达得不太清楚，题目是说，有两个时钟域clk_a和clk_b。现在来自clk_a的数据data_in让我们同步到clk_b的时钟域中去。题目还有一个条件没有说清楚，就是一个clk_b的时间是比clk_a长的，clk_b打一拍的时间够clk_a打两拍。题目理解了，下面就是做题。这本质上就是一个跨时钟域处理的问题，跨时钟域处理涉及到亚稳态的问题。什么是亚稳态呢？举一个例子。在抛硬币的时候，硬币可以是正面也可以是反面，这是确定的。但是硬币在空中的过程，我们是不知道它是正面还是反面的。假设把触发器看做硬币，当信号到...

思路格雷码1.是什么？格雷码是一种二进制数系统，其中相邻的两个数之间只有一个比特位不同。2.使用格雷码的好处？减少错误传播： 相邻的格雷码值只有一位二进制位不同，这意味着在格雷码计数器中，只有一个位的变化会导致一个格雷码值的变化。这减少了在数字系统中错误传播的可能性，因为只有一个位的变化会引起格雷码的改变。解决"反射"问题： 在普通的二进制计数器中，当计数器从一个值转移到下一个值时，可能会出现多个位的变化，这可能会导致瞬态信号，称为"反射"。使用格雷码可以消除这种反射问题，因为只有一个位的变化。简化同步电路设计： 由于格雷码中只有一个位的变化，因此可以更...

思路这道题写得心好累啊！总是在一些细节上过不了关。。。明明很简单的一道题，花了很长时间。。。。啊！我好菜啊。。。。代码 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 ,// input wire d2 ,// input wire d3 ,// output reg out1, output reg [1:0]out2 ); //*************code***********// reg [2:0]cnt; always @(p...

思路本道题思路很简单。在valid_in为1的情况下，得到第一个数据放在data_out的高8位，得到第二个数据放在data_out的低8位。但是仔细观察波形图发现，valid_in为0后并没有把data_out之前装载的数据清空，而是下一次valid_in为1时继续使用。data_out装载完成后，让valid_out为1，并输出data_out。重复以上步骤！由此可以找一个标志的符号flag,若flag为0，则data_in的数据装载到data_out的高位；若flag为1，则data_in的数据装载到data_out的低位。每次装载完数据就让flag=flag+1，这样flag就能在0和...

思路本道题的解决思路有很多。这里介绍计数器的方法。为什么执着于计数器方法呢？因为小编认为计数器方法是解决分频问题最根本的办法。无论多少次分频，都可以使用这种方法来解决。通过观察题目的波形图我们可以看出，clk_out2是每经历一个完整周期就要翻转一次，clk_out4是每经历两个完整周期就要翻转一次，clk_out8是每经历4个完整周期就要翻转一次。如果能考虑到上面的点，那么思路就很清晰了。接下来就只是一些细节问题。代码 `timescale 1ns/1ns module even_div ( input wire rst , input wire cl...

这道题是看别人题解做的，我只是把别人的思想实现一遍，顺便记录一下，加深自己的印象。思路方波的周期是20，锯齿波的周期是21，三角波的周期是40。波形图最高点的值是20。方波方波的值，要么是0，要么是20。需要一个计数器cnt,从0计数到19，当cnt在0~9之间，那wave值是0；当cnt在10~19之间，那wave的值是20。锯齿波锯齿波的值，从0开始递增，增加到20，就突然变成0，再重复此过程。三角波三角波，观察波形图可以看出，最开始它是下降的，下降到0后，又递增上升，上升到20后，又递减下降到0。重复此过程。代码 `timescale 1ns/1ns module signal_gene...

思路题目要求实现一个RAM,只有一个clk,说明读和写都是由同一个clk控制。这就是经典的套模板题目，没啥可说的。代码 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); parameter data_depth=8; parameter data_...

思路有两种方法解决此题，状态机法和序列检测法。序列检测法可以看我的另一篇题解：https://blog.nowcoder.net/n/69640281aafb4dc6bc5c4575c0b4b0d2这里介绍状态机法。注意仔细看波形图，要求data_valid为1才能检测0110序列，为0则不检测。所以data_valid为1时就正常按照状态机来走，为0的话直接把下一个状态设成最开始的状态。代码 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, ...

思路 序列检测通常有两种方法：序列缓存法和状态机法。状态机法看我的另一篇题解：牛客网 - 找工作神器|笔试题库|面试经验|实习招聘内推，求职就业一站解决_牛客网 (nowcoder.com) 这里介绍序列缓存法。 通过观察波形图可以发现，当data_valid为1时，就检测0110序列，当data_valid为0时，就不检测！ 假设一种情况，在第一个cycle中data_valid为1，第二个cycle中data_valid为0，请问：第一个cycle的data可以用来判断0110序列吗？ 答案是不可以哦。当data_valid不是连续的4个cycle为1，这这期...

思路状态机如下图所示：解释一下这个状态机，为什么要这样画呢？仔细观察波形图，会发现无论匹不匹配，match或者not_match都会隔6个clock cycle变化。所以这正是引入sf1,sf2,sf3....的原因。可以理解为s1,s2,s3....记录匹配的序列，sf1,sf2,sf3....记录不匹配的序列。这样到第6个周期，就能根据当前状态来判断match和not_match了。代码 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, ...

思想序列检测题目通常有两种办法：状态机法和序列缓存法。状态机法明天再写，今天写序列缓存法。先来分析题目：要求是不重叠的检测序列，且仔细观察波形图,每隔6个clocl cycle,match或者not_match就会有一个为1。这正好可以用序列缓存法，把每次的data缓存下来。可能有小伙伴会有疑问：题目要求不重叠检测呀，若每次把data缓存下来，那就变成重叠的序列啦！其实这样想是对的，把序列缓存下来后，下一个clk上升沿的检测就会用到上一个clk的data1,但是，它是每隔6个周期检测一次，缓存下来的正是之前6个周期的data。【这里我可能表达不清楚，可以想一想重叠检测的序列缓存法怎么做，不重叠...

暴力求解，序列检测器要求检测几位，那就把那几位的值给保留下来。注意题目还有一个坑：011XXX110的最后一位0不是刚进来的a，这个坑写代码时看时序应该能分析出来。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg a1,a2,a3,a4,a5,a6,a7,a8,a9; always @(posedge clk or negedge rst_n) begin if (!rst_n)begin match<=1'...

用3-8译码器，4-16译码器等实现逻辑函数L的步骤：观察L变量的个数，根据变量的个数决定用什么译码器把L改成最小项之和L'，方法是某一项乘以(X+~X),其中X是这一项没有出现的变量L'的每一项就代表译码器的一个输出把所有的输出相与，得到最终的表达式下面我们依次来完成每一步：（1）观察L变量的个数，根据变量的个数决定用什么译码器 L=(~A)·C+A·B，有三个变量A,B,C。而题目给我们提供了3-8译码器，所以我们用3-8译码器实现。（2）把L改成最小项之和L'，方法是某一项乘以(X+~X),其中X是这一项没有出现的变量（3）L'的每一项就代表译码器的一个输出；把所有的输出相...