`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg [1:0] tmp_out; always@(d0,d1,d2,d3,sel) case(sel) 2'b00 : tmp_out <= d3; 2'b01 : tmp_out <= d2; 2'b10 : tmp_out <= d1; 2'...