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发布(10) 评论刷题

2023-10-08 16:35

门头沟学院算法工程师

题解 | #序列发生器#

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); parameter idle=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6; reg [3:0] state,n_state; always@(*) case(state) idle: n_state = s1; s1: n_state = s2; s2: n_state = s3; s3: n_state = s4; s4: n_state = s5; s5: n_sta...

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2023-10-07 15:58

门头沟学院算法工程师

题解 | #交通灯#

`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); parameter RST=0, GG=1, YY=2, RR=3; reg [1:0] Q_state, D_state; always@(...

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2023-08-04 17:03

门头沟学院算法工程师

题解 | #状态机-重叠序列检测#

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE=0,BIT1=1,BIT2=2,BIT3=3,BIT4=4; reg [2:0] state,n_state; always@(*) case(state) IDLE:n_state = data?BIT1:IDLE; BIT1:n_state = ~da...

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2023-08-04 16:57

门头沟学院算法工程师

题解 | #状态机-非重叠的序列检测#

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE=0,BIT1=1,BIT2=2,BIT3=3,BIT4=4,BIT5=5; reg [2:0] state,n_state; always@(*) case(state) IDLE:n_state = data?BIT1:IDLE; BIT1:n_state...

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2023-08-04 14:49

门头沟学院算法工程师

题解 | #数据串转并电路#

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt; always@(posedge clk or negedge rst_n) if(~rst_n) cnt<=3'b0; else if(valid_a&am...

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2023-08-04 11:18

门头沟学院算法工程师

题解 | #输入序列不连续的序列检测#

注意& data_valid判断 match的时候 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0]shift_reg; always@(posedge clk or negedge rst_n) if(~rst_n) shift_reg<=4'b0; else if(data_valid) shift_reg<={shift_reg[2:0],data}; ...

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2023-08-04 11:13

门头沟学院算法工程师

题解 | #不重叠序列检测#

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [5:0]shift_reg; reg [2:0] cnt; always@(posedge clk or negedge rst_n) if(~rst_n) shift_reg<=5'b0; else shift_reg<={shift_reg[4:0],data}; always@(posedge clk or ne...

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2023-08-04 10:55

门头沟学院算法工程师

题解 | #含有无关项的序列检测#

这题再用state就不合适了，因为011xxx110要判断第三个x来决定接下来是什么状态。还是很简单。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]shift_reg; always@(posedge clk or negedge rst_n) if(~rst_n) shift_reg<=9'b0; else shift_reg<={shift_reg[7:0],a}; always@(posedge c...

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2020-09-03 21:33

门头沟学院算法工程师

#百度笔试# 第一题为什么不能在牛客编译通过啊

牛客463320147号：大佬投的算法吗

投递百度等公司10个岗位

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2020-09-03 21:28

已编辑

门头沟学院算法工程师

百度笔试 9.3

第一题合并区间 第二题面试角色dfs 第三题dp爬楼梯 第一题我ide上调试出来了，为什么不能在牛客上编译通过，求大佬看看。附上第一题code： class Solution: def merge (self, intervals, L): intervals.sort(key= lambdax:x[0]) merged = [0]*L for interval inintervals: for i inrange(interval[0]- 1,interval[1]):...

社畜好难哦：第一题code

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