`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output wire rise, output wire down ); reg b,c; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin b<=0;c<=0;end else begin b<=a; c<=b; end ...

module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 ...

`timescale 1ns/1ns module mux4_1( input [1:0] d1,d2,d3,d0, input [1:0] sel, output [1:0] mux_out ); /** 使用连续赋值 **/ //assign mux_out = sel[1] ? (sel[0] ? d0:d1):(sel[0] ? d2:d3); reg[1:0] temp; always@(*)begin case(sel) 2'b00 : temp=d3; ...