`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); reg [6:0] count75; reg flag; always @ (posedge clk or negedge rst_n) be...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); reg [size*2-1:0] mul_a_t [size-1:0]; integer i; integer j; always @ (posedge clk or negedge ...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always @ (posedge clk,negedge rst_n) begin if(!rst_n) Q <= {4{1'b0}}; else Q <= {~Q[0], Q[4-1:1]}; end endmodule

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram_reg[7:0]; integer i; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begi...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] ram_reg[127:0]; reg [3:0] ram_data; integer i; always @ (posedge clk or negedge rst) begin if(...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] num_tmp; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin num_tmp <= 4'b0; end else begin if(mode == 1'b1) begin ...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0]num_tmp; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin num_tmp<=0; end else begin if(set)begin num_tmp<=set...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin second<=0; minute<=0; end else begin if(minute==6'd60)begin second<=second; minute<=min...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in_fast; always @ (posedge clk_fast or negedge rst_n) begin if(~rst_n) begin data_in_fast <= 1'b0; end else begi...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); // clk_a 时钟域的 data_en 寄存 reg data_en_a_reg; always @ (posedge clk_a or negedge arstn) begin if(...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); // clk_a 时钟域的 data_en 寄存 reg data_en_a_reg; always @ (posedge clk_a or negedge arstn) begin if(...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [4:0]cnt_bin; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt_bin<=0; end else begin cnt_bin<=cnt_bin+1; end end wire [3:0]bin; assig...