有一个缓慢变化的1bit信号a，编写一个程序检测a信号的上升沿给出指示信号rise，当a信号出现下降沿时给出指示信号down。 注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。 使用Verilog HDL实现以上功能并编写testbench验证。

输入描述:

clk：系统时钟信号rst_n：异步复位信号，低电平有效a：单比特信号，作为待检测的信号

输出描述:

rise：单比特信号，当输入信号a出现上升沿时为1，其余时刻为0down：单比特信号，当输入信号a出现下降沿时为1，其余时刻为0