请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。 模块的接口信号图如下： 模块的时序图如下： 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述:

clk：系统时钟信号rst_n：异步复位信号，低电平有效a：单比特信号，待检测的数据

输出描述:

match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0