请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。 模块的接口信号图如下： 模块的时序图如下： 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述:

clk：系统时钟信号rst_n：复位信号，低电平有效mode：模式选择信号，当该信号为1，计数器每个时钟加一；为0，则每个时钟减一。

输出描述:

number：4比特位宽，计数器当前输出读数。zero：过零指示信号，当number为0时，该信号为1，其他时刻为0.