题目描述： 用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图： 信号示意图： 波形示意图：

输入描述:

输入信号   data, clk, rst类型 wire在testbench中，clk为周期5ns的时钟，rst为低电平复位

输出描述:

输出信号 q 类型  reg