题目描述： 请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。 模块的接口信号图如下： 模块的时序图如下： 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述:

clk：系统时钟信号rst_n：异步复位信号，低电平有效wave_choise：2比特位宽的信号，根据该信号的取值不同，输出不同的波形信号

输出描述:

wave：5比特位宽的信号，根据wave_choise的值，输出不同波形的信号