职位详情

暂时没有符合条件的职位

岗位职责
1、针对现有工程和需求,进行详细设计和编码。 2、针对现有工程完成健全的仿真和实机测试用例,保证工程可靠性 3、针对现有逻辑设计,进行架构优化和资源及时序优化 4、针对物理层卸载部分进行性能和效率提升
岗位要求
1、硕士及以上学历,熟悉Verilog编程语言,熟悉数字电路和xilinx /altera的FPGA的工作原理及体系架构 2、具有扎实的数字通信理论和信号处理理论基础,熟练掌握滤波器、DDC、DUC等相关实现 3、了解UVM验证方法,或者对其他验证方法学有所了解 4、具有通信系统开发的项目经验

锐捷网络

数据通信

上市

全国

锐捷网络2000年成立以来,一直扎深入场景进行解决方案设计和创新,并利用云计算、SDN、移动互联、大数据、物联网、AI等新技术为各行业用户提供场景化的数字解决方案,助力全行业数字化转型升级。我们拥有6大研发中心,59个分支机构(含海外),10000多家合作伙伴。业务范围覆盖了50多个国家和地区。

http://www.ruijie.com.cn