模拟电路设计工程师

PLL时钟方向：

1）毕业论文以时钟相关方向为主题的优先。

2） 熟悉phase noise和jitter等理论分析, 熟悉PLL的设计，熟悉ring-OSC和LC-tank 两种类型的VCO ，熟悉PLL设计的整个流程，在一定噪声指标下优化面积和功耗。 能熟悉使用matlab，使用matlab进行建模

3) 负责高速serdes /SOC 系统 PLL 的设计与仿真。做过all digital-pll 设计的优先考虑。

高速sedes方向

1）毕业论文以sedes方向为主要研究内容。

2）熟悉TX，RX的基本架构，理解AFE，DFE，CDR等理论分析，能熟练与使用matlab进行仿真建模。

3）有过DDR，USB，PCIE，MIPI等相关项目经验优先。