模拟设计工程师

人才画像

1 希望人才具有3~10年模拟设计经验，且熟AXI/PCIE/DDR/UCIe/Ethernet中至少一种协议，并有相关设计经验；

2 能在团队中有效开展工作，拥有沟通技巧，热情，能带来正能量。能够独立完成任务，善于自我驱动。

1.负责设计模拟，混合信号高速serdes相关模块，从模块定义，确定指标到全面仿真验证，满足客户需求；

2.作为IP部门的一份子，设计下一代模拟，混合信号的高速模块，PLL等电路。拥有Serdes,GDDR,PLL,ADC/DAC等模块设计经验者优先。对以下一种或多种Serdes电路有实际设计经验者可优先考虑：Driver; Receiver; Serializer; Deserializer; Phase Interpolator; Low jitter PLL; CDR, High Speed Clock Distribution; Bias and Bandgap; and Voltage Regulators；

3.参与制定IP设计指标，测试计划，验证计划，设计微顶层的具体指标，全程参与从顶层设计，具体电路设计，顶层floorplan设计和 custom layout设计和最终设计交付；

4.和layout, integration, verification, and physical等各部门协调合作，推进产品研发。

1.对经典模拟，混合信号电路有实际设计经验，比如ADC,DAC,IO,LDO,Bias,OP等；

2.对仿真设计，验证工具有充分的设计经验，包括Spectre, Hspice, AFS, and MATLAB, System Verilog, Python等.熟悉perl,python,matlab者优先；