Sr. PCIE Design Engineer

人才画像：

1、希望人才具有2年以上高速接口(PCIe-Gen3含以上/DDR/HBM/Display-Port/USB3.2含以上/10Gb-Ethernet以上)的综合/CDC/RTL-signoff/和PD合作经验；

2、对STA/CDC/lint/RTL-signoff有较深入的理解和项目经验；

3、良好的沟通能力和跨团队协作能力；

4、闭环思维，主动收敛，认真仔细，有抗压能力。

1、和SOC人员和PD合作，交付高质量的PCIe/DDR/UCIe subsys sdc，协助完成PCIe/DDR/UCIe子系统timing迭代和收敛，完成PCIe/DDR/UCIe subsys的CDC/lint等各项RTL-signoff，帮助实现PCIe/DDR/UCIe subsys内的functional-ECO；

2、针对PCIe/DDR/UCIe的特殊设计需求，做好sdc的各项signoff工作，做好special timing check；

3、从设计角度而不仅是从集成角度，熟悉PCIe/DDR/UCIe的时钟结构框图和clock关系/频率计算/CDC关系等原理，并以此为基础协助PD高质量完成floorplan，timing收敛和各种前端相关的signoff；

4、根据项目需求和个人掌握情况，不局限于集成和signoff，参与完成PCIe子系统的各项集成和设计工作；

5、如果参与设计工作，要支持DV完成feature的功能验证，做好coverage signoff

6、如果参与设计工作，要支持Emulation平台上完成feature的功能验证和各项系统级功能测试，尤其需要同各层软件部门密切合作；

7、如果参与设计工作，要支持测试部门完成PCIe subsys的bring up，以及回片后的各项PCIe相关的测试，完成PCIe的量产。

1、参与过至少2个16nm含以下工艺的大型SOC项目的设计/集成/RTL-signoff工作；

2、对复杂大型芯片的全套设计流程有概念性的了解（尤其是偏中后端经验）：从RTL，DFT，synthesis，RTL-signoff，floorplan，PD，tapeout前signoff；

3、熟练掌握Verilog；

4、对STA和CDC有较深入的掌握，最好有多时钟域的复杂高速系统的synthesis/timing分析经验；

5、熟练掌握主流sdc和其他Tcl语法，熟练掌握一种主流的synthesis工具，CDC签收工具和timing签收工具的使用；

6、能自己主动从设计角度，闭环地分析和收敛各种timing报告/CDC/lint报告/其他signoff报告，并按照设计原理，自己能独立给出修改设计/修改sdc/修改cdc-ctrl file的解决方案，并不断驱动问题收敛；

7、有较强的文本处理类脚本编写能力；自驱地分析和解决实际问题，团队合作，实事求是，结果导向。