java选手搞verilog被难住

有没有verilog大佬出来救命,我搞的dds信号发生器,系统时钟50m,dac二分频25m,然后12bit4096个点,高频失真,在100k后面就变成锯齿了
全部评论

相关推荐

评论
点赞
收藏
分享

创作者周榜

更多
牛客网
牛客企业服务