OPPO 2025届校招补招内推码【X6679121】【岗位11大类】AI/算法类、软件类、设计类、品牌策划类、标准研究类、硬件类、工程技术类、采购类、产品类、销售服务类、综合职能类每人可投2个岗位！【工作地点】东莞、深圳、成都、上海、北京、西安、南京、重庆、武汉、杭州、海外【福利待遇】极具竞争力的薪资、制化培养体系、多样化发展机制【内推投递直达页面】https://careers.oppo.com/university/oppo/campus/post?shareId=8977

求各位指点(非常听劝😢)

一、因为投币信号只保持半个周期，所以需要一个reg储存，以保证持续一个完整周期；当然，如果不搞这个reg，那么在投币时，next状态保持也行；然后会出现一个问题，如果连续投币呢？二、testbench里面用的是@时钟沿写法，这样上升沿是能捕捉到当前变化的投币信号的，不会出现投币信号上升沿出现半个周期，reg在下个上升沿不到的情况；否则还得写negedge捕捉了； `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wir...