想问问各位佬单时钟加减计数器这段代码怎么改啊要求是用Verilog语言设计一个单时钟双向4位计数器（CLK为计数时钟信号，U_D计数方向控制信号，RST_n为电平有效的复位信号，除了以上信号外不得增加其他输入信号，Q为计数输出）；程序烧录之后可以在小脚丫板上通过按键产生输入脉冲，通过数码管显示计数结果。 #视觉/交互/设计百问百答# #Verilog刷题记录# #通信工程# #牛客创作赏金赛#

办公楼的工业风挺酷的，工位空间也蛮大的，不过座位之间没隔板，刚开始有点不习惯。部门见面会也很轻松，大家都挺有趣的，气氛特别好。食堂饭菜便宜又好吃，基本上每个月的餐补就能覆盖我的饭钱，才7块钱一顿，真挺划算的。周五的时候公司还给78月过生日的新员工办了个生日会，见到了培训时认识的同事，虽然击鼓传花的游戏有点无聊，但还可以吧

#你都收到了哪些公司的感谢信？#来自蔚来的疯狂感谢

线上面试一面 （大概一个小时）自我介绍先拷打校内专业课知识（计网的基础知识、数据结构的数据类型举例还有原理、排序算法举了6-7种还有实现原理、查找算法等)然后大概问了Java八股的一些问题，包括JVM的内存划分及作用、堆内存的结构以及几种垃圾回收算法等，类的加载过程，Spring框架的原理，IOC、AOP、面向对象的理解和特征，问的都挺简单的）紧接着就是这个笔试题回顾环节，答了图论➕DFS的一个解法，求单源最短路径，中间用一个flag处理特殊条件，跟自己当时写的代码思路复合就行编程环节，做了一道类似于滑动窗口的题，给定字符串s和p，最少删除s中的几个字符才能使得p是s的子串。给你10-15分钟...