题解 | 奇偶校验
`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire odd,even; assign odd = ^bus; assign even = ~^bus; assign check = sel?(odd?1'b1:1'b0):(even?1'b1:1'b0); //*************code***********// endmodule
奇偶校验使用同或/异或特性即可判断；
check的结果亦可表示为 (sel && odd) | (~sel && even);
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