题解 | #优先编码器电路①#

`timescale 1ns/1ns

module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);
always@(*)begin
    casex(I_n)
        9'b1_1111_1111: Y_n = 4'b1111;
        9'b0_????_????: Y_n = 4'b0110;
        9'b1_0???_????: Y_n = 4'b0111;
        9'b1_10??_????: Y_n = 4'b1000;
        9'b1_110?_????: Y_n = 4'b1001;
        9'b1_1110_????: Y_n = 4'b1010;
        9'b1_1111_0???: Y_n = 4'b1011;
        9'b1_1111_10??: Y_n = 4'b1100;
        9'b1_1111_110?: Y_n = 4'b1101;
        9'b1_1111_1110: Y_n = 4'b1110;
    endcase
end
endmodule

case语句和casez casex语句都是可以被综合的，只是case语句是全等匹配；casez忽略了高阻态；casex忽略了高阻和不定态。