题解 | #使用函数实现数据大小端转换#
使用函数实现数据大小端转换
https://www.nowcoder.com/practice/74c0c19ad0c444959c436a049647a93c
`timescale 1ns/1ns
module function_mod(
input [3:0]a,
input [3:0]b,
output [3:0]c,
output [3:0]d
);
assign c = {a[0], a[1], a[2], a[3]};
assign d = {b[0], b[1], b[2], b[3]};
endmodule
/*
题目没有难度，只是注意大小端表示的区别a[3:0] a[0:3]；
在verilog中：纯组合逻辑，有返回值（输出），可以被任务task调用；
反之，function不可以调用task，在sv中却可以。
*/
