题解 | #信号反转输出#

`timescale 1ns/1ns

module top_module(
    input [15:0] in,
	output [15:0] out
);
    reg [15:0]  out_reg;
    // assign out = {in[0],in[1],in[2],in[3],in[4],in[5],in[6],in[7],in[8],in[9],in[10],in[11],in[12],in[13],in[14],in[15]};

    // integer i;
    // always@(*)
    //     for(i=0;i<=15;i=i+1)
    //         begin:loop
    //             out_reg[i] = in[15-i];
    //         end
    // assign out = out_reg;

    genvar i;
    generate
        for(i=0;i<=15;i=i+1)
            begin:loop
                assign out[i] = in[15-i];
            end
    endgenerate
endmodule