兆芯 FPGA原型验证-30

1、自我介绍，挑选一个项目讲

2、项目：跨时钟域的单bit怎么处理，两边的时钟关系是什么（快->慢，接近，还是慢->快），dmux如果脉冲（start_pulse）连续到来，那多bit信号（start_pc）能采到吗，不能，单bit打拍了，但是多bit没打拍，肯定读不到啊

项目中出现的时序违例怎么解决的，综合时用的配置是什么，怎么约束1g和2g的

3、异步fifo的知识，格雷码能采错吗，我理解成能采成中间值读出错误数据吗，其实问的是会不会出现亚稳态，肯定有可能。异步FIFO的假空假满，我理解因为读时钟域判断空，而写指针需要打两拍送过来，这个时候读时钟域，读指针和写指针相等，但是可能写入了数据，所以出现假空，然后面试官说我应该是理解错了。

4、分享屏幕让我画寄存器和锁存器的setup，hold和tcq时钟触发时到数据改变的延时

5、mem有什么样的搭建方法，用bram和lut搭建分别有什么好处