题解 | #四选一多路器#

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//

//assign mux_out = sel[0] ? ( sel[1] ? d0 : d2) : (sel[1] ? d1 : d3);

 wire [7:0]d;
 assign d={d3,d2,d1,d0};
 assign mux_out={d[7-2*sel],d[6-2*sel]};

//*************code***********//
endmodule

使用了两种方法，如果不想使用条件？：语句，可以用这个