华为 FPGA开发工程师 面经

华为海思一直都是自己的目标。

一面大概用了40多分钟，套路用的少，让做了两个题，第一个是有个电路图问有什么问题，是一个两bits信号的跨时钟域问题，看了一下很快就认出来了，之前对这个有过总结，就说风险是多bits信号的同步容易采样到中间状态导致错误数值，并画了时序图分析，说应该使用格雷码或异步fifo之类的，还说了电路中寄存输出做的很好，他就问为什么，答曰组合输出会有毛刺，而毛刺是异步电路的杀手balabala，他就说可以了，关键的点都回答到了。再给我来一题，8bits序列检测verilog code，very easy，之前写过很多遍，那么多位肯定不能用状态机写，用移位寄存器全程无停顿的写完，给他讲了一遍，就给我说可以去等综合面了。

华为的综合面并又没谈人生聊理想，问了很多技术问题，如Formality的原理，验证是怎么做的，遇到了什么问题等等。

最后给我说成都这边的职位竞争非常激烈，问我愿不愿意接收调剂到一线城市，我故作深沉的思考了许久，说在一线城市是肯定稳定不来的，如果能工作个3-5年可以调回来，那我就接受，他就说这个没问题，身边的很多同事就是这样干的，我就说接受，其实我想说可以我也不想去。