学霸笔记6—代码练习——Verilog 练习二
要求：
计数器实现及测试模块搭建
1.计数器位宽为4；
2.要求可以实现同步清零，及同步置数的功能；
3.通过一个输入信号来选择：实现加法计数和减法计数；如果加到最大值后继续加，或减到0后继续减时，计数器不变；
4.输出最终的计数值的数据类型是wire型；
5.需要搭建简单的testbench，用位置关联法(信号名关联也可)例化，仿出波形。
6.提示：这里提供设计模块的端口列表
7. RTL代码
TB 文件
波形图：
注：优秀验证学员随堂笔记，已经征求到学生的同意，会持续给牛友们分享！
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