低功耗设计手册--介绍（续）

1.5动态功耗与静态功耗之间的矛盾

在过去的15年里，随着半导体技术的发展，Vdd从5V降低到3.3V，从2.5V降低到1.2V。ITRS路线图预测，2008年和2009年高性能设备将使用1.0V，低功耗设备将使用0.8V。

降低Vdd的问题是，它倾向于降低Ids，从而导致晶体管较慢的速度。如果我们忽略速度饱和和其他一些发生在90nm以下的微妙影响，MOSFET的Ids可以近似为:

其中u为载流子迁移率，Cox为栅电容，Vt为阈值电压，Vgs为栅源电压。由此可见，为了保持良好的性能，我们需要在降低Vdd(以及Vgs)的同时降低Vt。然而，降低阈值电压(Vt)会导致亚阈值泄漏电流(Isub)呈指数级增加，如下所示:

1.6静态功耗

在CMOS门中有四个主要的泄露电流源(图1-4)

亚阈值泄漏(Isub):晶体管工作在截止区（或称亚阈值状态）的晶体管从漏极流向源极电流的电流。

栅极泄漏(Igate):由于栅极氧化物隧穿和热载流子注入而直接从栅极流过氧化物到衬底的电流。

门栅感应漏极泄漏 (Igidl): MOSFET漏极中由高漏极栅极电压导致的高场效应引起的从漏极流向衬底的电流。

反向偏置结泄漏(Irev):由少部分载流子漂移和耗尽区电子/空穴对的产生引起。

式中W和L为晶体管尺寸，Vth为热电压kT/q(室温下25.9mV)。参数n是器件制造过程的函数，取值范围为1.0 ~ 2.5。

这个方程告诉我们，亚阈值泄漏量与Vgs和Vt的差值存在指数关系。因此，当我们缩小Vdd和Vt(以限制动态功耗)时，泄漏功耗会指数型的变差。

栅极泄漏是通过栅极氧化物的隧穿电流的结果。在90nm栅极中，栅氧化层的厚度只有几个原子的厚度——如此之薄，隧穿电流可以变得相当可观。在以往的技术节点中，漏电流一直亚阈值漏电流为主。但从90nm开始，栅极泄漏电流几乎是亚阈值电流的1/3。在65nm范围内，在某些情况下可以等于亚阈值泄漏。在未来的节点上，将需要高k介电材料来控制栅极泄漏。这似乎是减少闸门泄漏的唯一有效方法。

亚阈值泄漏电流随温度呈指数增长。这使得设计低功耗系统的问题变得非常复杂。即使在室温下泄漏是可以接受的，在最坏的情况下它也会超过芯片的设计。

一种技术被称为Multi-Vt：在性能目标允许的地方使用高Vt单元，在需要满足时间的地方使用低Vt单元。

这两种方法将在后面的章节中详细讨论。不过，现在我们要提到另外三种技术：

VTCMOS:可变阈值CMOS (Variable Threshold CMOS, VTCMOS)是另一种非常有效的降低静态泄露电流的方法。通过在衬底上施加反向偏置电压，可以降低Vgs-Vt的值。这种方法可以将静态泄露电流减少多达3个数量级。然而，VTCMOS增加了库的复杂性，需要两个额外的电网分别控制施加到阱中的电压。不幸的是，随着缩放技术的应用，反向体偏差的有效性正在降低。

Stack Effect：多个晶体管被关闭时，堆栈效应或自反向偏置可以帮助减少亚阈值泄漏。这主要是因为少量的亚阈值泄漏会导致堆叠晶体管之间的中间节点远离电源/地轨。

下图  显示了两个串联 OFF 晶体管，N2的漏极为VDD，因此堆栈会因DIBL（漏极感应势垒降低）而泄漏，但是，中间节点Vx稳定到每个晶体管具有相同电流的点。

如果Vx比较小，N1将看到一个更小的DIBL效应，它会泄漏少。如Vx比较大，DIBL为（栅极到源极）电压N2变为负，降低其泄漏。

因此，我们预计串联晶体管的泄漏会更少。

与较少数量的晶体管（即两个）相比，具有三个或更多晶体管的堆栈将具有更低的泄漏。

Long Channel Devices：从亚阈值电流方程可以看出，使用长通道将减少泄漏。不幸的是,长沟道器件的动态电流较低，性能下降。有更大的栅极电容，这对动态功耗有不利影响，并进一步降低性能。除非长通道器件的开关活动很低，否则总功耗耗散可能不会减少。因此，在使用长通道设备时，必须考虑到开关活动和性能目标。