#2022届校招面经 数字IC No.1 紫光展锐
首先做个自我介绍，目前研一在读（学校专硕只有两年），本科的时候学过一点点VHDL，今年1月份才开始做课题，还是接手师兄的工作，用的是verilog来做FPGA开发，做一些图像处理，视频跟踪的操作，只能算刚刚入门吧，刚开始verilog代码都不是很会写，只能把师兄给的工程一个模块一个模块的坑，所以面试官问起来有很多问题都答不上来🤣毕竟不是自己手把手做的。
暑假期间在华为海思实习，做的项目主要和Soc和CPU相关，一些总线通信，Flash的读写等等。
我是暑假期间投简历准备秋招的时候才知道现在还有数字IC设计这种岗位，当时投实习的时候只会找FPGA为关键词，还是我同学告诉我可以投华为的“逻辑”岗，然后就稀里糊涂的来了海思做逻辑。然后秋招的时候发现大部分都是数字IC岗，很少有FPGA工程师，然后经过了解之后觉得现在入行数字IC是一个很不错的时机，因为互联网软开这些太卷了，而国家现在又在大力发展半导体和IC行业，本人也很感兴趣，就义无反顾的入坑了😆
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8.10紫光笔试完 今天也就是8.26日一面 也是秋招的第一场面试
约的中午13.15（刚好实习的总结汇报也是当天下午）
面试官迟到了几分钟 差点以为他不来了 拿着手机在床上差点睡着了（紫光是用手机APP 多面面试的 这一点很迷哈）
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1.自我介绍（本科不用介绍，介绍研究生的课题）
2.FPGA逻辑主要实现一些什么功能
3.I2C SLAVE/MASTER 接口有哪些信号，AHB还是APB还是AXI（除了SCL和SDA）
这个问题我感觉没怎么答好，因为实习两个月之后确实记不太清楚了，看来下次面试之前还是要好好再温习一下课题，有点后悔没有把代码拷贝到笔记本电脑上
面试官的意思大概是有没有类似于CPU的东西告诉I2C如何控制摄像头，回去一定记得好好看一下
4.I2C的特性？Open-Drain？开漏
用什么来标志一次总线请求，也就是数据开始发送了（时钟SCL先拉低在拉高，用一个上升沿表示一次总线请求）
5.整个系统每个模块用的时钟频率是多少？
面试官一提到时钟我以为他要问我亚稳态或者跨时钟数据交互的问题，结果他问我有没有出现timing不满足的情况，我说确实存在slack，目前还没有解决。
解决方法我说可以添加约束，面试官又问如果时钟约束好了之后还无法解决呢。我说那就只有降低频率了，面试官问那你有那么多不同的时钟频率你降哪一个呢，还是说都降？
这个问题把我问到了，希望有大佬能帮我解答。
6.然后问了我实习的项目，问了SPI总线相关的，也是问了SPI时钟的频率可以跑到多高，我说和系统时钟一样，都是72M，他反问我可以跑这么高嘛？我。。。。
7.问了我课题用的DDR是多少个bit的，这个没答上来，确实不记得了QAQ
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然后就是我反问：
1.数字IC设计工程师大概需要完成哪些工作
IP的设计和仿真验证，Soc的设计，系统功能等等，每个模块之间的配合
2.公司的培训体系如何
新员工入职之后会有导师带着做虚拟项目，边做边学
3.验证工程师和设计工程师的区别
验证工程师需要考虑整个芯片的功能，工作情况，写testbench等等，需要学习验证方法学等等
面试完之后说，如果后续啥啥啥会有HR联系我的，不知道是啥意思，过了还是没过
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总结
总的来说就是感觉这个面试官很关注两点：“时钟”和“总线”
在后续的复习准备中多注意这两个方面的问题
#紫光展锐##面经##校招##数字IC设计工程师#
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