题解 | 基础版22#根据状态转移图实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
   input                C   ,
   input                clk ,
   input                rst_n,
 
   output   wire        Y   
);
    
    reg [1:0] curr_state;
    reg [1:0] next_state;
    // one step
    always @ (posedge clk&nbs***bsp;negedge rst_n)
        begin
            if( ~rst_n ) begin
                curr_state <= 2'b00;
            end 
            else begin
                curr_state <= next_state;
            end 
        end 
    
    // two step
    always @ (*)
        begin
            case(curr_state)
                2'b00 : next_state = (C == 1'b1) ? 2'b01 : 2'b00;
                2'b01 : next_state = (C == 1'b1) ? 2'b01 : 2'b11;
                2'b10 : next_state = (C == 1'b1) ? 2'b10 : 2'b00;
                2'b11 : next_state = (C == 1'b1) ? 2'b10 : 2'b11;
                default : next_state = 2'b00;
            endcase
        end
    
    assign Y = ((curr_state == 2'b11) | ((curr_state == 2'b10)&&(C == 1'b1)) )? 1 : 0;
    
endmodule