题解 | #四选一多路器#

`timescale 1ns/1ns
module mux4_1(
    input [1:0] d1,d2,d3,d0,
    input [1:0] sel,
    output [1:0] mux_out
);
    /**  使用连续赋值  **/
    //assign mux_out = sel[1] ? (sel[0] ? d0:d1):(sel[0] ? d2:d3);
    
    reg[1:0] temp;
    always@(*)begin
        case(sel)
            2'b00 : temp=d3;
            2'b01 : temp=d2;
            2'b10 : temp=d1;
            2'b11 : temp=d0;
            default : temp = d0;
        endcase
    end
    assign mux_out=temp;
    /*
    reg：寄存器类型数据；wire：线类型数据

在使用例化模块进行编程时经常会遇到这两种类型的数据相连接的情况

 wire型数据：在assign左侧被赋值；

reg型数据：在always@的左侧被赋值；

两者均能在assign和always@的右侧被使用。
    */
endmodule