助力通关硬件开发基础面专刊<13/30>--第三章 最小系统---布局布线
3.3布局布线
3.3.1数字地和模拟地
【考点映射】
》》》数字地和模拟地的区别？
》》》单点接地和多点接地的区别？
【出现频度】⭐⭐⭐
【难度】★★
【参考答案】
GND，在我们绘制电路图的时候，经常出现，但这个地并不是大地。对于电源来说，是电源的负极。有时候会与大地相连。
“地”的经典定义是“作为电路或系统基准的等电位点或平面”。
- (1) 功率地：功率器件的零电位参考点。
- (2) 模拟地：模拟电路的零电位参考点，例如放大电路、ADC的地。
- (3) 数字地：数字电路的零电位参考点，例如MCU的地。
至于接地的方式有单点接地，多点接地，浮地和混合接地等。
单点接地：整个系统中只存在一个点为地，各个电路的GND都要接到到这个点上。
一般用于低频电路中，对于电路的功能不会有太大影响。
多点接地：电路板存在一个地平面，各个电路的GND都直接接到地平面上。
一般用于高频电路中，降低电路的寄生电容和电感。
浮地：没有接地，但是和地等电位。
没有接地，所以该电路不受大地的干扰，但是对地存在寄生电容，可能会使干扰耦合过来。
混合接地：电路中的GND通过电感、电容接到地，使地在低频和高频时呈现出不同的结构。
可以避免不同电路之间形成环路，彼此干扰。
3.3.2多层板的板级划分
【考点映射】》》》有画过PCB吗?层叠结构是什么样的?
》》》为什么选用这种层叠结构？
【出现频度】⭐⭐⭐
【难度】★★
【参考答案】
这里以四层板为例子，通常有四个方案。
- 顶层为信号层，Layer2为地层，Layer3为电源层，底层为信号层
- 顶层为地层，layer2为信号+电源，layer3为信号+电源，底层为地层
- 顶层为电源层，Layer2为信号层，Layer3为信号层，底层为地层
- 顶层为信号层，Layer2为电源层，Layer3为地层，底层为信号层
方案比较：
方案一：此方案是四层板最常见的叠层设计方案，由于layer2为地层，所以关键信号优先选择在顶层布线。同时为了降低电源层的阻抗，更好的去耦，地层和电源层层厚薄一点。
缺点：容易受到辐射干扰。
方案二：此方案两侧都是地层，EMI屏蔽效果最好，同时电源也靠近地层，有着较低的电源层阻抗。
缺点：表面需要贴元件，会一定程度上造成地平面不完整
方案三：方案三把电源和地放在外侧，有着一定的EMI屏蔽效果。
缺点：此方案很不实用，不仅表面需要贴元件，会造成参考平面不完整。同时电源和地距离过大，电源阻抗比较大。
方案四：方案四与方案一相似，关键信号优先选择在底层。
这里附上实际0.8mm板厚的层叠结构，如下图：
3.3.3PCB阻抗以及阻抗匹配
【考点映射】》》》说一下对阻抗匹配认识？
》》》影响阻抗的因素？
》》》USB2.0、3.0的阻抗控制多少？速率是？
》》》DDR2的数据线、地址线阻抗控制多少？时钟线呢？
【出现频度】⭐⭐⭐
【难度】★★
【参考答案】
阻抗匹配：由于线路阻抗的不连续，会产生反射，会造成能量损失和信号畸变，阻抗匹配就是让源阻抗和负载阻抗共轭匹配，使信号能够完整、且提高能源效益。
方法：在源阻抗和负载阻抗中间插入无源网络，以达成阻抗匹配
对于传输线，现在我们常用Polar SI9000，通过走线阻抗、叠层结构来计算线宽W，
更准确的设计，则是需要根据制板厂的参数设计
影响阻抗的因素：线宽、介质厚度、介电常数、铜箔厚度
线宽----线宽增加，阻抗变小，距离增大阻抗增大；
介质厚度----介质厚度越大，阻抗越大，介质厚度越小，阻抗越小；
介电常数----介电常数增大，阻抗减小，介电常数减小，阻抗增大；
铜箔厚度----铜箔厚度越厚，阻抗越小，铜箔厚度越薄，阻抗越大；
除了以上四个比较重要因素外，线距和阻焊厚度等因素也会影响阻抗大小
下面这几个比较重要的：
DDR2数据线、地址线单端阻抗 单端50欧姆
DDR2时钟线差分100欧姆
USB2.0 差分90欧姆、传播速度480 Mbps,即60 MB/s，但实际传播速度30MB/S
USB3.0 差分90欧姆、传输速度大约是3.2Gbps，也就是320MB/S
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