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Verilog刷题记录
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Verilog刷题记录
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11-15 00:06
重庆大学 算法工程师
Verilog小白求助
想问问各位佬单时钟加减计数器这段代码怎么改啊要求是用Verilog语言设计一个单时钟双向4位计数器(CLK为计数时钟信号,U_D计数方向控制信号,RST_n为电平有效的复位信号,除了以上信号外不得增加其他输入信号,Q为计数输出);程序烧录之后可以在小脚丫板上通过按键产生输入脉冲,通过数码管显示计数结果。 #视觉/交互/设计百问百答# #Verilog刷题记录# #通信工程# #牛客创作赏金赛#
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2023-09-07 20:28
哈尔滨工业大学 硬件开发
题解 | #不重叠序列检测#
`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5,s6=3'd6,wa=3'd7; reg [2:0] c_state,n_state,cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt...
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2023-03-24 10:04
中国科学院微电子研究所 数字IC前端设计
题解 | #含有无关项的序列检测#
`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_temp; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin a_temp<=9'b0; end else begin a_temp<={a_temp[7:0],a}; end end always @ (posedge clk or negedge rst_n)...
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