数字芯片验证2024.7.18 一面 40分钟 基本问sv基本语法和uvm #面经# 面试官很专业，好像是验证总监，问得很细，有很多回答不上来要面试官提示 一面好像只问基础知识，说是后面还有二面三面问项目1. 自我介绍2. uvm object 和 uvm component区别？分别举例3. uvm info打印优先级有哪些？如何控制？如何使一个小模块中的uvm_low不打印，其他模块仍然打印？（不会）4. uvm config db其中参数有什么？5. interface怎么传递给验证环境？在哪个层面例化？6. virtual interface在哪例化？7. function phase；task phase区别，run phase跟main phase有什么区别？build phase执行顺序？8. sequence怎么启动？virtual sequence/sqr起到什么作用？9. 约束的基本写法？随机一个数组大小怎么随机？10. fork join三个区别？给了个具体场景，说明用哪个11. 断言的基本写法？蕴含操作符是啥，和非蕴含有啥区别？写一个简略的断言的sequence，a信号拉高，b信号几拍后也拉高；12. AXI4和AXI3有啥区别？13. outstanding是什么意思？14. narrow transfer是什么意思？15. AXI基本通道和信号说一下。 #数字ic验证# #昆仑芯#
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