Verilog

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// /*多种解题方法,包括以下但不限于*/ //思路一： /*reg [1:0]state; always @(*)(1444584) begin case(sel) 2'b00: state=d3; 2'b01: state=d2; 2'b10: state=d1; 2'b11: state=d0...