设计一个时序电路，输入2个无符号数,位宽可以通过参数DATA_W确定，输出这两个数的最小公倍数和最大公约数。 模块的接口信号图如下： 要求使用Verilog HDL语言实现，并编写testbench验证模块的功能。

输入描述:

clk:：时钟信号rst_n：复位信号，低电平有效A：输入信号，位宽可以通过DATA_W指定B：输入信号，位宽可以通过DATA_W指定vld_in：输入数据有效的指示信号

输出描述:

lcm_out：输出最小公倍数mcd_out：输出最大公约数vld_out：输出数据有效的指示信号