编写一个4bit乘法器模块，并例化该乘法器求解c=12*a+5*b，其中输入信号a,b为4bit无符号数，c为输出。注意请不要直接使用*符号实现乘法功能。 模块的信号接口图如下： 要求使用Verilog HDL语言实现以上功能，并编写testbench验证模块的功能。

输入描述:

clk：系统时钟信号rst_n：复位信号，低电平有效a：输入信号，位宽为4bitb：输入信号，位宽为4bit

输出描述:

c：输出信号