请编写一个十六进制计数器模块，计数器输出信号递增每次到达0，给出指示信号zero，当置位信号set 有效时，将当前输出置为输入的数值set_num。 模块的接口信号图如下： 模块的时序图如下： 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述:

clk：时钟信号rst_n：复位信号，低电平有效set：置位指示信号，当该信号有效时，表示将输出信号强制置为set_numset_num：4比特信号，当set信号有效时，将该信号的数字赋予输出信号number

输出描述:

zero：过零指示信号，当number计数到0时，该信号为1，其余时刻为0number：4比特位宽，表示计数器的当前读数