编写一个模块，对输入的时钟信号clk_in，实现任意奇数分频，要求分频之后的时钟信号占空比为50%。模块应包含一个参数，用于指定分频的倍数。 模块的接口信号图如下： 要求：使用Verilog HDL语言实现，并编写testbench验证模块的功能。

输入描述:

clk_in：输入时钟信号rst_n：复位信号，低电平有效

输出描述:

clk_out：分频之后的时钟信号