请编写一个模块，实现简易秒表的功能：具有两个输出，当输出端口second从1-60循环计数，每当second计数到60，输出端口minute加一，一直到minute=60，暂停计数。 模块的接口信号图如下： 模块的时序图如下： 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述:

clk：系统时钟信号rst_n：异步复位信号，低电平有效

输出描述:

second：6比特位宽，秒表的秒读数minute：6比特位宽，秒表的分读数